本篇文章给大家谈谈fpga编程软件中时钟填充，以及fpga对时钟需要做的处理对应的知识点，希望对各位有所帮助，不要忘了收藏本站喔。
本文一览：
- 1、FPGA系统对系统时钟有何要求
- 2、fpga编译出现时钟警告怎么解决
- 3、FPGA能将时钟分频后再输入给模块吗
- 4、fpga外部时钟配置在普通io
- 5、fpga什么时候需要手动配置时钟
- 6、FPGA的时钟问题
FPGA系统对系统时钟有何要求
1、BUFG：其能被每个时钟区域内的SRCC、MRCC、CMT、GT、BUFR（不推荐）、其他BUFG；其可以驱动CMT、GT时钟、其他BUFG、FPGA内任何逻辑单元、BUFH。
2、是。对于7系列FPGA，需要对GT的这两个时钟手工约束；对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。用到几个就用几个就好了，不用的不用管，只要管脚分配和时钟约束做好就行。
3、不能自动确定的时候。XilinxFPGA常用时序约束详解中提到，工具并不能自动确定同步的时钟域之间的时钟时序关系，这个时候需要手动约束。FPGA即现场可编程门阵列，是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
4、BUFG是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。 BUFGCE是带有时钟使能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。
fpga编译出现时钟警告怎么解决
1、一般FPGA编译工具都有时序分析工具，利用这个工具，列出最长的路径，对最长路径进行拆分。
2、由于配置错误。在FPGA的配置文件中存在错误或不兼容的配置选项就会导致时钟反复重启，这包括不正确的时钟分频设置、时钟源选择错误或时钟信号连接问题。
3、解决办法：把这个clk扔到clk pin上即可。程序应该会自己搞定的，他会自动插入一个“高速时钟总线入口”的器件。下面有讲到。当然有时候设计大了。难免这种问题。明明约束在clk pin上了。结果还是不行。
FPGA能将时钟分频后再输入给模块吗
你的晶振接入任意一个时钟信输入口都可以，只要你在pin planner中把你在程序中的变量分配给对应的时钟管脚即可。
使用FPGA时，要产生需要的特定频率是一件非常简单的事情。一种方法是自己设计对输入的时钟进行倍频和分频。另一种非常简单的方法，使用FPGA自带的PLL，如果运用MegaFunction图形化的设计方法定制PLL模块，仅需几步即可完成。
给PLL设置参数就可以了，具体操作可以参考开发软件自带的VHDL代码。PLL的输出时钟频率跟输入时钟频率之间是由两个参数m和n决定的，设置这两个参数的值就可以决定它们之间的比例关系。
您可以用VERILOG描述一个计数器来分频实现的。不过会有一些JITTER。一般不推荐，但您的频率低，是可以这样的。亦可以直接调用FPGA内部的PLL 或者DLL来实现的。这样时钟质量会更好一些。
这个是最简单的方法， IBUFGDS的输入接到PLL输入， PLL的输出通过BUFG接到CLOCK NETWORK. 然后得到的system_clk 接到PLL的feedback输入 如果这个时钟是驱动I/O模块的话，例如是ADC信号的时钟，还要加上BUFPLL BUFIO这些。
fpga外部时钟配置在普通io
他们一般将外部时钟信号引入FPGA，在FPGA模块中使用这些引入的时钟信号。
如果你不准备使用FPGA中的锁相环的话，就可以从普通的IO引脚接入时钟信号。但如果你想使用FPGA中的锁相环对时钟信号进行倍频或者分频的话，就需要从FPGA特定的时钟引脚接入时钟信号。
专用时钟（全局时钟）引脚是可以复用作为I/O引脚使用，如果不是引脚不够情况下，建议不要这样使用。
fpga什么时候需要手动配置时钟
1、Bit文件所对应的FPGA芯片信息，如型号，封装等Bit文件所对应的FPGA的顶层设计名称Bit文件所生成的时间，所以我们引入建立时间（setuptime）来约束在时钟上升沿到来之前输入D保持稳定的时间。
2、秒模60计数器的进位作为分模60计数器的时钟，分模60计数器的进位作为模24计数器的时钟。
3、建立时间需求过小，这种情况通常会在同步跨时钟域路径中出现，在同步跨时钟域路径中的源时钟频率与目的时钟频率的相位关系虽然是已知的，但是时序引擎默认选择的捕获沿通常都是错误的，需要用户通过多周期路径约束的方式手动修正建立时间需求。
FPGA的时钟问题
1、FPGA不像单片机，可以有多个时钟。比如编程中always@（posedgeclk1）…always@（posedgeck2）…等等，实现不同部分不同频率处理。所以他没有所谓的默认时钟，每一个模块每一个同步处理代码都是需要自己制定用哪个时钟的。
2、由于在FPGA设计中***用统一的系统时钟，也就是利用从全局时钟管脚输入的时钟。在一个FPGA设计中会用到多个时钟，每个时钟在FPGA内部形成一个时钟域。
3、检查硬件连接：确保FPGAPCIe接口与外部[_a***_]之间的连接正确、牢固。检查电缆是否损坏或松动。更新驱动程序：确保FPGAPCIe驱动程序是最新版本，可以从设备制造商的网站上下载最新的驱动程序，并按照说明进行安装。
4、内部没有进行管脚约束或者逻辑根本没有使用这个时钟管脚，这个管脚会是高阻或者为高电平（可以设置），如果此时你在PCB上把这个管脚接了时钟，那这个时钟不会输入到FPGA内部，当然也不会对内部逻辑产生影响。
5、但是FPGA专门设计了全局时钟，全局时钟总线是一条专用总线，到达片内各部分触发器的时间最短，所以用全局时钟芯片工作最可靠，但是如果你设计的时候时钟太多，FPGA上的全局时钟管脚用完了就出现不够用的情况。
6、串口信号是个低频信号，但是没有随路时钟，FPGA要***就要自己产生一个相对高频的时钟去***，然后判断，恢复。如果是高频信号，最好的办法是你把产生数字信号的时钟输出来，直接给你下一级***样用，即“源同步”的设计方式。
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